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ここではエンコーダの例として、1番から4番まで 4 本ある信号線の中でどれが ONになったか、その番号を2進数に変換して出力するエンコーダを作成する。

_images/enc.png
ドントケア(Don’t care)項 と呼ばれ、 論理関数を簡単化する際に出力値を 0, 1 のどちらか都合の良い方にみなすことができる。

入力 出力
A4 A3 A2 A1 B3 B2 B1
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 1 0 0 0 1 1
1 0 0 0 1 0 0

各出力を表す論理関数を最小項の形式で表すと次のようになる。

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ここでA1 から A4は複数本が同時にONになることはないという性質を考慮すると次のように簡単化できる。

& B1 = A1 + A3\\
& B2 = A2 + A3\\
& B3 = A4\\

この結果から回路図は次のように求められる。

_images/encoder.png

4 入力、3 出力のエンコーダの回路図

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デコーダは符号化された信号をもとの信号に再変換、逆変換する働きがある。 前節で作成したエンコーダの出力信号からもとの 4 本の信号を生成する回路を構成する。

真理値表はエンコーダのものと入出力が逆になる。 入力される3ビットの2進数の最大値は4なので、存在し得ない5以上の入力は省略した。

入力 出力
B3 B2 B1 A4 A3 A2 A1
0 0 0 0 0 0 0
0 0 1 0 0 0 1
0 1 0 0 0 1 0
0 1 1 0 1 0 0
1 0 0 1 0 0 0

各出力を表す論理関数を最小項の形式で表すと次のようになる。

& A1 = \overline{B3}\ \overline{B2}B1\\
& A2 = \overline{B3}B2\overline{B1}\\
& A3 = \overline{B3}B2B1\\
& A4 = B3\overline{B2}\ \overline{B1}\\

エンコーダの場合のように入力信号の性質を考慮すると次のように簡単化できる。

& A1 = \overline{B2}B1\\
& A2 = B2\overline{B1}\\
& A3 = B2B1\\
& A4 = B3\\

この結果から回路図は次のように求められる。

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3 入力、4 出力のデコーダの回路図

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図の左半分がマルチプレクサで、右半分がデマルチプレクサとなる。それぞれs1, s2 の制御信号線を持ち、この値で入力線、出力線を選択する。

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入力 出力
A1 A2 A3 A4 S1 S2 B
0 0 0 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 0 0 0
0 0 1 1 0 0 0
0 1 0 0 0 0 0
0 1 0 1 0 0 0
0 1 1 0 0 0 0
0 1 1 1 0 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 0 1
1 0 1 1 0 0 1
1 1 0 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 0 0 1

入力A1の値が出力Bにそのままコピーされることがわかる。 カルノー図等は省略するが、この時点の中間的な出力B1 を表す論理式を求めると次のようになる。
B1 = A1\overline{S1}\ \overline{S2}
この式の表すところは、S1,S2が0のときにA1が選択され、 出力B1にコピーされるということである。 この時他の出力B2,B3,B4はすべて0となる。B2 = A2\ \overline{S1}S2
B3 = A3\ S1\overline{S2}
B4 = A4\ S1\ S2B = A1\overline{S1}\ \overline{S2} + A2\ \overline{S1}S2 + A3\ S1\overline{S2} + A4\ S1\ S2各出力の論理式は次のようになる。
A1 = B\ \overline{S1}\ \overline{S2}
A2 = B\ \overline{S1}S2
A3 = B\ S1\overline{S2}
A4 = B\ S1\ S2上記の S, C をこれまでに出てきた論理演算で表すと次のようになる。 S は A, B の排他的論理和、または下記の式のように AND, OR, NOT の組み合わせでも表現できる。 C は A, B の AND となる。
S = A \oplus B = A\overline{B} + \overline{A}B
C = ABCN = AB + BC + AC = AB + C(A + B)S については次のように変形する。

    _ _    _ _   _ _                _ _       _   _  _
S = ABC + AB C + A BC + ABC = (AB + A B)C + (AB + AB)C
     _______
      _   _        _   _  _
  = (AB + AB)C + (AB + AB)C
                        _   _
半加算器の和の出力 S = AB + AB なので、これを S' とすると、
     _______
      _   _        _   _  _   _       _     _   _
S = (AB + AB)C + (AB + AB)C = S'C + S'C = S'C + S'C

すなわち、A, B を入力とした 1 個目の半加算器の出力 S’ と C を、 2 個目の半加算器で加算した和の出力 S が全加算器の和の出力となる。以上の結果をもとにして回路図を描くと、次の回路が得られる。 半加算器 2 個を部品として使って、 あとは OR を 1 個追加するだけで全加算器が構成できる。

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(半加算器の組み合わせによる)全加算器の回路図 (2)

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簡略化した全加算器の回路図

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全加算器、半加算器を組み合わせると複数桁加算器を構成することができる。ここで示した複数桁加算器は リプルキャリー型加算回路

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前節で示した複数桁加算器は、桁上げ入力のタイミングの問題で処理速度を高めることが できないものであった。この問題を解決したのが次に示す キャリールックアヘッド型加算回路 、 または 桁上げ先読み機能付き加算回路 と呼ばれるタイプで、 すべての桁の桁上げ入力を同じタイミングで生成できる機能を持つ。
以下は全加算器の回路図であるが、ここで桁上げ出力がどのような場合に1になるか もう一度考えてみる。

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簡略化した全加算器の回路図(再掲)

この全加算器が仮に3桁目の加算を行うとすると、桁上げ出力CN3は次の場合に1となる。

  • 入力A3とB3がともに1の場合
  • 入力A3とB3のどちらかが1で、かつ桁上げ入力C3が1の場合

論理式で表すと次のように表現できる。

CN3 = A3B3 + C3(A3 \oplus B3)

上位桁、下位桁との接続を考慮すると、CN3 = C4, C3 = CN2 となる。 この式は以下のように変形することで AND と OR による式に変形できる。

CN3 & = A3B3 + C3(A3 \oplus B3) \\
    & = A3B3(1+C3) + C3(A3\overline{B3} + \overline{A3}B3) \\
    & = A3B3 + A3B3C3 + A3\overline{B3}C3 + \overline{A3}B3C3 \\
    & = A3B3 + C3(A3B3 + A3\overline{B3} + \overline{A3}B3) \\
    & = A3B3 + C3(A3 + B3) \\

一般にi桁目の桁上げ出力 CNi は次の式で表現できる。

CNi & = AiBi + Ci(Ai + Bi)

また CN1, CN2 は次の式で表現できる。C1は最下位桁への桁上げ入力で存在しないので0である。

CN1 & = A1B1 + C1(A1 + B1) = A1B1 \\
CN2 & = A2B2 + C2(A2 + B2) \\
    & = A2B2 + A1B1(A2 + B2)\\
    & = A2B2 + A1B1A2 + A1B1B2\\

CN3の論理式中のC3にCN2の論理式を代入し、整理すると次の論理式が得られる。

CN3 & = A3B3 + C3(A3 + B3) \\
    & = A3B3 + (A2B2 + A1B1A2 + A1B1B2)(A3 + B3) \\
    & = A3B3 + A2B2A3 + A1B1A2A3 + A1B1B2A3 + A2B2B3 + A1B1A2B3 + A1B1B2B3 \\

これにより次のことがわかる。

  • 加算器への入力 AiとBi (i=1,2,3) のみから直ちにCN3を求められる。
  • 桁数により項数、複雑さは異なるが、 Ai とBi (i=1,2,3,...) のみから直ちにCNiを求められると一般化できる。
  • 多入力のAND素子、OR素子が使用できれば、CNi を求める計算は積和形の二段の計算 (前段でANDの計算、後段でORの計算)で実行できる。

_images/mfacla.png

桁上げ先読み機能付き加算回路の回路図


この章の目標

  • エンコーダ、デコーダの機能を理解できる。簡単な回路を構成できる。
  • マルチプレクサ、デマルチプレクサの機能を理解できる。簡単な回路を構成できる。
  • 比較器の機能を理解できる。簡単な回路を構成できる。
  • 2 進数 1 桁の加算と半加算器との関係がわかる。
  • 半加算器の論理式、真理値表、回路図が理解できる。
  • 半加算器の機能の制限、全加算器の必要性が理解できる。
  • 全加算器の論理式、真理値表、回路図が理解できる。
  • 半加算器、全加算器を組み合わせて複数桁加算器を構成できる。
  • 複数桁加算器における桁上げ処理でリプルキャリー型とキャリールックアヘッド型それぞれの メリット、デメリットを理解して説明できる。
  • 複数桁加算器における桁上げ先読み機能を理解して、実現する回路を構成できる。
  • 組み合わせ回路の機能、入出力の関係が示された時に、実現する回路を設計、構成できる。

練習問題

  1. エンコーダの機能を説明しなさい。
  2. デコーダの機能を説明しなさい。
  3. マルチプレクサの機能を説明しなさい。
  4. デマルチプレクサの機能を説明しなさい。
  5. 比較器の機能を説明しなさい。
  6. 2bit の比較器が部品として使える場合に、それに機能を付加して3bit の比較器を構成しなさい。 回路図を示しなさい。
  7. 2 進数 1 桁の加算の入力と和、桁上がりの関係を示しなさい。
  8. 半加算器はどのような機能を持った回路か。英語の名称は何か。
  9. 半加算器はどのような論理演算の組み合わせで実現できるか。
  10. 入力を A, B, 和を S, 桁上がりを C としたときの、半加算器の真理値表とS, C の論理式を示しなさい。
  11. 半加算器を 2 個の論理演算の素子で構成する時の回路図を示しなさい。
  12. 半加算器を 4 個の AND, OR, NOT の素子で構成する場合に、どのような点を考慮して式を変形したか。
  13. 半加算器を 6 個の AND, OR, NOT の素子で構成する時の回路図を示しなさい。
  14. 半加算器の機能の問題点を述べなさい。
  15. 桁上がりの入力を含めて 2 進数 1 桁の加算の入力と和、桁上がり出力の関係を示しなさい。
  16. 全加算器はどのような機能を持った回路か。英語の名称は何か。
  17. 全加算器はどのような論理演算の組み合わせで実現できるか。
  18. 入力を A, B, 桁上がり入力を C, 和を S, 桁上がり出力を CN としたときの、 全加算器の真理値表と S, CN の論理式を示しなさい。
  19. 全加算器の論理式を変形する時に、どのような点を考慮して式を変形したか。
  20. 全加算器を半加算器 2 個と適当な論理演算の素子で構成する時の回路図を示しなさい。
  21. 全加算器への入力が A=0, B=1, C=1 のとき、S’ と S’C の値を求めなさい。
  22. 全加算器への入力が A=1, B=0, C=1 のとき、S’ と S’C の値を求めなさい。
  23. 全加算器への入力が A=1, B=1, C=0 のとき、S’ と S’C の値を求めなさい。
  24. 全加算器を半加算器 2 個と適当な論理演算の素子で構成する時の回路図を AND, OR, NOT の組み合わせで示しなさい。
  25. 全加算器を、もともとの S と CN の論理式により構成する場合の回路図を示しなさい。
  26. 複数桁加算器において下位の桁の桁上がり出力はどこに接続するか。
  27. 全加算器 4 個を組み合わせて 4 桁の加算器を構成する時の回路図を示しなさい。リプルキャリー型でよい。
  28. 4 桁の 2 の補数を求める回路の回路図を示しなさい。リプルキャリー型でよい。
  29. 4 桁の減算回路の回路図を示しなさい。リプルキャリー型でよい。
  30. 複数桁加算器における桁上げ処理でリプルキャリー型とキャリールックアヘッド型それぞれの メリット、デメリットを説明しなさい。
  31. 入力 : 3bitの2進数、出力 : 入力が2の倍数の時に1となる、2の倍数を判定する回路を設計しなさい。 真理値表、カルノー図、簡単化した論理式、回路図を示しなさい。
  32. 入力 : 4bitの2進数、出力 : 入力が3の倍数の時に1となる、3の倍数を判定する回路を設計しなさい。 真理値表、カルノー図、簡単化した論理式、回路図を示しなさい。
  33. 入力 : 4bitの2進数、出力 : 入力が4の倍数の時に1となる、4の倍数を判定する回路を設計しなさい。 真理値表、カルノー図、簡単化した論理式、回路図を示しなさい。
  34. A,B,C の3人が投票した多数決の結果を判定する回路を設計しなさい。出力は賛成多数の場合に1とする。 真理値表、カルノー図、簡単化した論理式、回路図を示しなさい。